口述／聯發科資深副總經理陸國宏 整理／林玉圓
半導體是現代科技文明的基石，「2022 國際超大型積體電路技術研討會」中，聯發科資深副總經理陸國宏以「IC 產業未來 10 年面臨的技術挑戰」為題，分享在數據量爆炸、運算耗能、物理極限、及製程成本高漲等巨大挑戰下，半導體在運算、通訊、儲存及節能領域，仍有無窮的機會，有待業界勇於挑戰、持續創新。
日常生活中，大家早已習慣擁抱科技，手機、筆電、智慧連網，早已是不可或缺的一部分。不過，一直到美中貿易戰發生，全世界才赫然發現，原來 IC 與晶片技術已經無所不在，不可或缺。這當然要提及過去 40 至 60 年，摩爾定律帶來的科技進步，而摩爾定律之所以能持續進展，是歸功於 IC 產業中各家公司的努力研發，才能讓人類生活不斷地創新提升。
在一年一度的 VLSI 盛會中，我謹代表聯發科，跟大家談談 IC 產業目前面對的挑戰。聯發科是領先全球的晶片及通訊公司，但要保持領先地位並不容易。看似微小的晶片，背後是從系統端到電路端，必須在各個不同領域都能突破、創新，例如 Modem 及 Wi-Fi 等無線通訊技術、運算技術、類比技術、RF 射頻、AI 人工智慧等，正因為長期投入，才造就今天聯發科在全球智慧手機、電視及其他市場都擁有高市占率。
全球半導體產業的前景光明，未來 10 年營收將持續成長至 1 兆美元，成長動能主要來自雲端及邊緣裝置。雲端包括資料中心、伺服器、連網設備、儲存設備；邊緣端也需要大量的運算能力、連網能力，近年被歸為元宇宙（Metaverse）概念的 AR、VR、XR 等技術，也少不了半導體。其他像是智慧家庭、個人行動通訊、資安、工業自動化、遠距教育與醫療、環保減碳、智慧金融、智慧運輸等，應用場景可說是無所不在，自然也帶動半導體產業大幅成長。
不過，充滿希望的同時也伴隨著挑戰。舉例來說，過去 10 年，AI 人工智慧已被廣泛地應用，帶來許多便利。然而，天下沒有白吃的午餐，AI 不論是訓練模型或是推論應用，都消耗了極大的能源。
當前我們面對最大的挑戰之一，就是「數據氾濫」（Data Deluge）。全世界正在產生爆炸性的資料量，根據估算，2010 年全球產生及複製的資料量僅 2 個 ZB（Zettabyte，1021 Byte＝10 億 Terabyte），2025 年將達 181 個 ZB；為了處理這麼大量的資料，需要更多運算效能，更多通訊傳輸頻寬和技術來搬運資料，這是我今天想跟大家分享的兩個重點。
在通訊傳輸的部分，過去幾 10 年，通訊標準不斷演進，乙太網路（Ethernet）、Wi-Fi、蜂巢式無線通訊（Cellular）都有長足進步，例如 Wi-Fi 目前已發展到 Wi-Fi 7，未來不可避免地將與 Cellular 匯整，主要是兩者將使用類似的頻寬。在接下來 10 年的後 5G，甚至 6G 時代，也必須進一步發展各種技術來滿足需求，例如：大規模多輸入多輸出天線（Massive MIMO）、自我干擾消除技術（Self-interference cancellation）、7GHz 以上載波技術（Carrier Larger than 7GHz）、無線感測（Wireless sensing）、AI 輔助技術 以及 O-RAN 的突破及生態系發展。
通訊傳輸的需求，主要來自於兩大面向：頻寬效能及功耗效能。大家一直擔心摩爾定律即將失效，但截至目前它仍持續運作；該擔心的恐怕是過去幾 10 年與摩爾定律共同引導半導體走向奈米時代的登納德定律（Dennard Scaling）（編按：電晶體尺寸縮小，功耗也等比例減少）已在 2000 年代初期即失效。換言之，過去我們能夠藉由尺寸微縮來減少能耗，如今此優勢已不復存在，降低能耗變得愈來愈困難。
其他的挑戰還包括：不論是 CPU、GPU 或 AI 處理器，其邏輯核心（Logical cores）數量也碰到瓶頸，主因是晶粒尺寸愈來愈大，限縮了散熱、封裝及導線連結（Interconnect）的可能性。
每一代晶片技術的演進，從一個節點走向下一個節點，都必須在功耗、性能、面積、成本四大領域求取平衡並提升效能，理論上如此，但實際執行起來，難度卻愈來愈高。
例如，當半導體製程技術每推進新的一代，業界期待功耗至少改善 3 成，而且希望晶片面積縮小 50%、性能提升 2 成、成本下降 3 成。光從功耗來看，假設電源頻率（Frequency）相同，面積減少了 50%，理論上電容（Capacitance）也應減少 50%，但實際上導線間的距離太近，電容難以減少，就成了功耗的瓶頸。
晶片效能也是，如果將能耗維持不變，理論上運算效能應可增加 20%，但實際上卻遠低於預期。成本下降就更不用說，大家都知道晶圓製造的收費愈來愈貴，主要就是設備投資更龐大、光罩數量增加、製程時間拉長。半導體的成本高漲，甚至可能帶動了通貨膨脹。
為了處理爆炸性成長的資料量，IC 產業不斷精進晶片的運算及通訊效能，同時還要改善能耗，然而能耗改善的速度卻不如預期，以目前全球能源產量的趨勢來看，很可能在 2030 年或 2040 年出現瓶頸，導致晶片在運算或通訊效能的成長曲線停滯。
過去幾 10 年，計算架構普遍採用馮紐曼（Von Neumann）架構，也就是將資料儲存和資料運算分開，需要時再將資料遷移。而在近 10 年來 AI 運算興起時，此架構也被廣泛運用。然而 AI 運算，無論是訓練或推論，都牽涉大量的矩陣乘積與累加，過程中必須把將資料在記憶體和處理器之間遷移，其代價是很昂貴的，而且資料儲存離運算單元越遠，能量消耗更高；資料搬移的耗能，甚至比運算高出幾百倍，因此導致所謂的馮紐曼瓶頸。
這也是為什麼，大家開始將記憶和運算兩者靠攏，就是要解決資料搬移的瓶頸，目前已有數種架構改進方式，例如「近記憶體運算」（Computing Near-memory）「記憶體內運算」（Computing In-memory）的解決方案。根據測試，AI 加速器或處理器若採用「記憶體內運算」架構，相較其他方案，單位耗能下的工作效率可大幅改善，達到每瓦兆次操作數量（TOPS／Watt）的高水準。可以預見，未來會有愈來愈多 AI 或機器學習的卷積神經網路仰賴「記憶體內運算」，但仍有些技術挑戰有待解決，包括占用更多晶片面積（Area Overhead）、神經網路模型必須調整以符合架構等等。
未來 10 年將愈來愈多科技產品問世，從邊緣到雲端，都脫離不了通訊與連結。在邊緣端如手機、筆電、汽車及穿戴裝置，涉及類比與數位訊號的轉換；在雲端則包含資料中心與基礎建設，主要處理網路、運算與儲存等。雲端仰賴高品質的「數位對數位（Digital-to-Digital）」的連結，其中牽涉的傳輸技術許多有線連結（Wired Line），例如以記憶體 DDR（Double Data Rate）連線、源同步時序協定（Source Synchronous）或高速串列與解串列通訊技術（SerDes）。
數位連結的方式會有三個層級：在晶片層級有小晶片技術（Chiplet）與晶片對晶片的連接，在此層級的資料傳輸協定，包括有聯發科專為資料中心打造的 M-link、Intel 的 UCI-e，及大家熟知的高頻寬記憶體（HBM）；第二個層級是電路板上的連結（On Board），主要是透過 SerDes 技術，如 Ethernet 及 PCI-E；三是電路板對外的連結（Off Board），採用光纖或銅線。
為滿足高速增長的資料與傳輸需求，必須發展出相應的架構或封裝技術。例如：同質及異質整合的先進封裝，如 2.5D Si 中介層（CoWoS）封裝、扇出型（InFO）封裝、3D 堆疊封裝等等。此外，更進一步採光來做高速傳輸，為了有效整合光和電訊號，開發出所謂的矽光子元件，以及「共同封裝光元件」（Co-packaged Optics）的封裝技術。這些領域也都還有技術上的挑戰必須面對，例如訊號的整合、異質材料的介面、散熱、製程變數等。
此外，還需要類比與數位（Analog-to-Digital）的資料轉換技術。由於真實世界多為類比訊號，唯有把類比訊號轉換為數位訊號，才便於進一步做處理、控制與傳輸。而處理完成的數位訊號，也需要轉為類比訊號，才能在真實世界產生各類物理訊號，讓人類感知，或以電磁波方式做通訊，數位與真實世界的訊息才能互通。尤其在無線網路通訊上，大量使用到資料轉換技術。如何達到極高速率、高性能，但同時兼顧能耗控制，成為重要的設計關鍵。此外，在通訊上，更可採用全數位大規模多輸入多輸出天線技術（Digital massive MIMO）等技術，善用天線陣列波束成型（Beam Forming）讓多個使用者終端同時通訊，讓通訊系統兼具彈性和效率。
總的來說，資料的爆炸性成長正引領 IC 產業全力開發創新的運算及通訊技術，雖然面對研發成本的高漲，以及物理極限上的門檻，但全球業者仍不斷投入關鍵領域，降低能耗同時提升性能，為追求更先進、便利、美好、智慧的生活而努力。
轉載自《工業技術與資訊》月刊第 364 期 2022 年 7 月號，未經授權不得轉載。